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Descrição
Recursos
CPLDs CMOS In-System Reprogrammable (ISR) Interface JTAG para reconfigurabilidade Alterações no projeto não causam mudanças na pinagem Alterações no projeto não causam mudanças nos tempos de propagação (timing)
Alta densidade 32 a 512 macrocélulas 32 a 264 pinos de E/S Cinco entradas dedicadas, incluindo quatro pinos de clock
Modelo de temporização simples Sem atrasos de *fanout* Sem atrasos de expansores Sem diferenças de atraso entre pinos dedicados e de E/S Sem atraso adicional através do PIM Sem penalidade pelo uso de todos os 16 termos de produto Sem atraso no roteamento ou compartilhamento de termos de produto
Versões de 3,3 V e 5 V
Compatível com PCI[1]
Recursos programáveis de *bus-hold* (retenção de barramento) em todas as E/S
Alocador inteligente de termos de produto que oferece: 0 a 16 termos de produto para qualquer macrocélula Roteamento individual de termos de produto Compartilhamento de termos de produto entre macrocélulas locais
Clock flexível Quatro clocks síncronos por dispositivo Clock baseado em termos de produto Controle de polaridade de clock por bloco lógico
Oferta consistente de encapsulamento/pinagem em todas as densidades Simplifica a migração do projeto Mesma pinagem para dispositivos de 3,3 V e 5,0 V
Encapsulamentos 44 a 400 terminais em encapsulamentos PLCC, CLCC, PQFP, TQFP, CQFP, BGA e Fine-Pitch BGA
