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Descrição
CARACTERÍSTICAS
Tensão de E/S VDDQ de 2,0 V HYB18H512321BF08/10
Tensão do núcleo VDD de 2,0 V HYB18H512321BF08/10
Tensão de E/S VDDQ de 1,8 V HYB18H512321BF11/12/14
Tensão do núcleo VDD de 1,8 V HYB18H512321BF11/12/14
Organização: 2048K × 32 × 8 bancos
4096 linhas e 512 colunas (128 posições de início de burst) por banco
Entradas de clock diferenciais (CLK e CLK)
Latências CAS de 7, 8, 9, 10, 11, 12, 13, 14, 15, 16, 17
Escrita Latências de 3, 4, 5, 6, 7
Sequência de burst com comprimento de 4, 8.
Pré-busca de 4n
Temporização RAS para CAS curta para escritas
Suporte a bloqueio tRAS
tWR programável para escritas com pré-carga automática
Máscara de dados para comandos de escrita
Strobe de leitura de terminação única (RDQS) por byte. RDQS alinhado à borda com os dados de leitura
Strobe de escrita de terminação única (WDQS) por byte. WDQS alinhado ao centro com os dados de escrita
DLL alinha as transições RDQS e DQ com o clock
Interface de E/S programável, incluindo terminação no chip (ODT)
Opção de pré-carga automática com suporte a pré-carga automática simultânea
Atualização de 8k (32ms)
Autoatualização e auto-atualização
Pacote PG-TFBGA-136 (10mm × 14mm)
Acionamento de saída calibrado. Suporte ativo para encerramento
Produto em conformidade com RoHS1)
